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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제39권 제7호
발행연도
2002.7
수록면
1 - 6 (6page)

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본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자를 설계하기 위한 가이드라인을 제공하였다. 연구 결과로부터 Pi 게이트 SOI 소자는 Double gate나 Triple gate 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

목차

Ⅰ. 서론

Ⅱ. Pi 게이트 소자 제안과 시뮬레이션

Ⅲ. 소자의 최적 설계 가이드라인

Ⅳ. 결론

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