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논문 기본 정보

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학술저널
저자정보
이윤혁 (광운대학교) 서영호 (광운대학교) 김동욱 (광운대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제15권 제12호
발행연도
2011.12
수록면
2,632 - 2,640 (9page)

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본 논문은 다수의 프로세싱 유닛의 데이터 처리할 수 있는 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 마스터들의 요구 신호를 받아 순서에 맞추어서 데이터 충돌 없이 메모리에 전송하는 역할을 한다. 구현된 메모리 제어기는 마스터 인터페이스, 마스터 중재기, 메모리 인터페이스, 메모리 가속기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus Ⅱ를 이용하였고, 구현된 하드웨어는 Cyclone Ⅱ 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였다.
#메모리 제어기 #다중마스터 #SDRAM #설계 #FPGA #memory controller #multiple master #design

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. SDRAM 개요 및 동작
Ⅲ. 메모리 제어기의 구조 및 동작
Ⅳ. 실험결과
Ⅴ. 결론
참고문헌

참고문헌 (8)

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1. [학술지(정기간행물)] - B. Furht / 1944 / Multimedia systems: An overview / IEEE Multimedia 1 (1) : 47 ~ 59 google schola 2. [단행본] - F. Catthoor / 1998 / Custom Memory Management Methodology: Exploration of Memory Organization for Embedded Multimedia System Design / Kluwer google schola 3. [단행본] - John G. Ackenhusen / 1999 / Real-time signal processing: Design and Implenentation of signal processing systems / Prentice Hall : 290 ~ 319 google schola 4. [단행본] - 유회준 / 1996 / DRAM DESIGN / 홍릉과학출판사 google schola 5. [기타자료] - Micron Technology, Inc / / MT48LC8M32B2 SDRAM google schola

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