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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2016.9
- 수록면
- 285 - 290 (6page)
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고속 인터페이스에서 채널 대역폭에 의해 생기는 ISI는 최대 데이터 전송속도를 제한한다. ISI를 제거하는 가장 보편적인 기술로 DFE가 있다. 빠른 데이터 송수신을 위해서는 DFE가 효과적으로 ISI를 제거하는 것도 중요하지만 피드백 지연 등을 완화시켜 회로 자체의 최대 동작 주파수도 증가시켜야 한다. 또한, 싱글 엔디드 시그널링에서는 DFE가 ISI뿐만이 아닌 고주파 잡음도 효과적으로 제거하여야 한다. 한편, 데이터 전송 속도가 올라감에 따라 늘어나는 ISI 및 고주파 잡음을 제거하기위한 DFE 구성품의 수가 증가한다. 이는 곧 추가의 전력소모를 야기하므로 고속 동작뿐만 아니라 저전력 동작도 주목할 필요가 있다. 본 논문에서는 ISI와 고주파 잡음을 효과적으로 제거하는 고속 DFE 및 저전력으로 동작하는 DFE의 동작 방식과 이들이 갖고 있는 장단점을 소개한다.
목차
Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결론
References
참고문헌 (13)
참고문헌 신청
[학술지(정기간행물)] - J. H. Lee / 2010 / Low-Cost CRC Scheme by Using DBI(Data Bus Inversion) for High Speed Semiconductor Memory / j.inst.Korean.electr.electron.eng 14 (2) : 33 ~ 40
[학술지(정기간행물)] - H. -J. Chi / 2011 / A Single-Loop SS-LMS Algorithm With Single-Ended Integrating DFE Receiver for Multi-Drop DRAM Interface / IEEE J. Solid-State Circuits 46 (9) : 2053 ~ 2063
[학술지(정기간행물)] - S. -J. Bae / 2009 / A 2Gb/s CMOS Integrating Two-Tap DFE Receiver for Four-Drop Single Ended Signaling / IEEE J. Solid-State Circuits 56 (8) : 1645 ~ 1656
[학술지(정기간행물)] - T. O. Dickson / 2009 / A 12Gb/s 11mW Half-Rate Sampled 5-Tap Decision Feedback Equalizer With Current-Integrating Summers in 45-nm SOI CMOS Technology / IEEE J. Solid-State Circuits 44 (4) : 1298 ~ 1305
[학술대회논문] - K. Jung / 2013 / A 0.94mW/Gb/s 22Gb/s 2-Tap Partial -Response DFE Receiver in 40nm LP CMOS / ISSCC Dig. Tech. Papers
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