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논문 기본 정보

자료유형
학술저널
저자정보
안성진 (부경대학교) 최영식 (부경대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제54권 제2호 (통권 제471호)
발행연도
2017.2
수록면
133 - 138 (6page)

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이 논문의 연구 히스토리 (2)

2017

저항-커패시턴스 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프
안성진 ,  최영식 전자공학회논문지 2017.02 학술저널
A jitter characteristic improved PLL with RC time constant circuit : 저항-커패시턴스 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프
안성진 전자공학과 2017.01 학위논문

초록· 키워드

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본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 작은 시정수 값을 가지는 회로를 지나는 신호는 거의 루프 필터 출력 전압과 같은 값을 가진다. 큰 시정수 값을 가지는 회로를 지나는 신호는 루프 필터 출력 전압의 평균값을 가지며, 비교기회로에서 기준 신호 역할을 한다. 비교기의 출력 신호는 루프 필터에 전류를 공급하는 보조 전하펌프를 제어한다. 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.
#Jitter #PLL #time constant comparator #sub-charge pump #voltage fluctuation

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 위상고정루프 회로
Ⅲ. 회로 설계
Ⅳ. 측정 결과
Ⅴ. 결론
REFERENCES

참고문헌 (9)

참고문헌 신청
A. Arakali, N. Talebbeydokthi, S. Gondi and P. K. Hanumolu, “Supply-noise mitigation techniques in phase-locked loops,” Solid-State Circuits Conference, pp. 374-377, 2008. H. Arora, N. Klemmer, J. C. Morizio and P. D. Wolf, “Enhanced phase noise modeling of fractional-N frequency synthesizers,” in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 52, no. 2, pp. 379-395, Feb. 2005. H.W. Choi, Y.S. Choi, “A Reference Spur Suppressed PLL with Two-Symmetrical Loops”, IEEK, vol. 51, no. 5, pp. 99-105, May. 2014. S.K. Lee, Y.S. Choi, “Phase Lock Loop with Analog Band-Selection Loop,” IEEK, vol.49, no. 8, pp. 73-81, Aug. 2012. Tsung-Hsien Lin and W. J. Kaiser, “A 900-MHz 2.5-mA CMOS frequency synthesizer with an automatic SC tuning loop,” in IEEE Journal of Solid-State Circuits, vol. 36, no. 3, pp. 424-431, Mar 2001.

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