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Joo-Hyung Chae (Seoul National University) Mino Kim (Seoul National University) Gi-Moon Hong (SK hynix) Jihwan Park (Seoul National University) Hyeongjun Ko (SK hynix) Woo-Yeol Shin (SK hynix) Hankyu Chi (SK hynix) Deog-Kyoon Jeong (Seoul National University) Suhwan Kim (Seoul National University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.3
발행연도
2017.6
수록면
411 - 424 (14page)

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An all-digital delay-locked loop (DLL) for a mobile memory interface, which runs at 0.11-2.5 ㎓ with a phase-shift capability of 180°, has two internal DLLs: a global DLL which uses a time-to-digital converter to assist fast locking, and shuts down after locking to save power; and a local DLL which uses a phase detector with an adaptive phase sampling window (WPD) to reduce jitter accumulation. The WPD in the local DLL adjusts the width of its sampling window adaptively to control the loop bandwidth, thus reducing jitter induced by UP/DN dithering, input clock jitter, and supply/ground noise. Implemented in a 65 nm CMOS process, the DLL operates over 0.11-2.5 ㎓. It locks within 6 clock cycles at 0.11 ㎓, and within 17 clock cycles at 2.5 ㎓. At 2.5 ㎓, the integrated jitter is 954fsrms, and the long-term jitter is 2.33psrms/23.10pspp. The ratio of the RMS jitter at the output to that at the input is about 1.17 at 2.5 ㎓, when the sampling window of the WPD is being adjusted adaptively. The DLL consumes 1.77 ㎽/㎓ and occupies 0.075 ㎟.
#Delay-locked loop (DLL) #phase detector #sampling window #fast locking #jitter accumulation #mobile memory #wide frequency range

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. MOBILE MEMORY INTERFACE ARCHITECTURE
Ⅲ. ALL-DIGITAL DELAY-LOCKED LOOP ARCHITECTURE AND IMPLEMENTATION
Ⅳ. EXPERIMENTAL RESULTS
Ⅴ. CONCLUSIONS
REFERENCES

참고문헌 (19)

참고문헌 신청
B. Leibowitz et al., “A 4.3GB/s mobile memory interface with power-efficient bandwidth scaling,” IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 889-898, Apr. 2010. K. Song et al., “A 1.1V 2y-nm 4.35Gb/s/pin 8Gb LPDDR4 mobile device with bandwidth improvement techniques,” IEEE J. Solid-State Circuits, vol. 50, no. 8, pp. 1945-1959, Aug. 2015. B.-G. Kim, L.-S. Kim, K.-I. Park, Y.-H. Jun, and S.-I. Cho, “A DLL with jitter reduction techniques and quadrature phase generation for DRAM interface,” IEEE J. of Solid-State Circuits, vol. 44, pp. 1522-1530, May 2009. M. Hossain et al., “A fast-lock, jitter-filtering alldigital DLL based burst-mode memory interface,” IEEE J. Solid-State Circuits, vol. 49, no. 4, pp. 1048-1062, Apr. 2014. A. Elshazly et al., “A 2GHz-to-7.5GHz quadrature clock-generator using digital delay locked loops for multi-standard I/Os in 14nm CMOS,” in IEEE Symp. on VLSI Circuits, Jun. 2014, pp. 1-2.

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