향상된 감내특성을 갖는 PMOS 삽입형 고전압용 ESD 보호회로에 관한 연구

박종준

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자료유형: 학술저널

저자정보: 박종준 (Seo Kyeong Univ.)

저널정보: 한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제21권 제3호

발행연도: 2017.9

수록면: 234 - 239 (6page)

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본 논문에서는 PMOS 구조를 삽입한 새로운 구조의 SCR(Silicon Controlled Rectifier)기반 ESD(Electrostatic Discharge) 보호소자를 제안한다. 제안된 ESD 보호회로는 내부에 PMOS가 추가적으로 형성된 구조적 특징을 지니며, Latch-up 면역 특성과 향상된 감내특성을 갖는다. TCAD 시뮬레이션을 이용하여 기존의 ESD 보호회로와 특성을 비교 분석하였다. 시뮬레이션 분석 결과, 제안된 보호 ESD 보호회로는 기존 SCR 기반 ESD 보호소자 HHVSCR(High Holding Voltage SCR)과 같은 우수한 Latch-up 면역 특성을 지닌다. 또한 HBM(Human Body Model) 최대온도 테스트 결과에 따르면, 제안된 ESD 보호회로는 355K의 최대온도 수치를 가지며, 이는 기존 HHVSCR의 373K와 비교하여 대략 20K가량 낮은 온도특성으로, 더욱 향상된 감내특성을 갖는 것으로 확인되었다. 제안된 ESD 보호소자는 N-STACK 기술을 적용하여 설계하여 전압별 적용이 가능함을 시뮬레이션을 통하여 검증하였다. 시뮬레이터로 시뮬레이션을 해본 결과, 제안된 ESD 보호회로는 단일 구조에서 2.5V의 홀딩전압 특성을 지니며, N배수의 증배에 따라 2-STACK 4.2V, 3-STACK 6.3V, 4-STACK 9.1V로 증가된 홀딩전압을 갖는 것을 확인하였다.

#ESD #SCR #Holding Voltage #N-Stack #Trigger Voltage

참고문헌 (5)

참고문헌 신청

[단행본] - Albert Z. H. Wang / 2002 / On-Chip ESD Protection for Integrated Circuits / Springer

[학술지(정기간행물)] - Ming-Dou Ker / 2008 / Investigation and Design of On-Chip Power-Rail ESD Clamp Circuits Without Suffering Latchup-Like Failure During System-Level ESD Test / IEEE Journal of Solid-State Circuits 43 (11) : 2533 ~ 2545

[학술대회논문] - O. Quittard / 2006 / ESD protection for high-voltage CMOS technologies / EOS/ESD Symp : 77 ~ 86

[학술지(정기간행물)] - 김귀동 / 2005 / 새로운 구조의 나노급 ESD 보호소자 설계 및 제작에 관한 연구 / 전기전자학회논문지 9 (2) : 83 ~ 91

[학술대회논문] - Jong-Il Won / 2009 / The Novel SCR-Based ESD Protection Device with High Holding Voltage / IEEE International Symposium on Circuits and Systems : 1779 ~ 1782

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