메뉴 건너뛰기
.. 내서재 .. 알림
소속 기관/학교 인증
인증하면 논문, 학술자료 등을  무료로 열람할 수 있어요.
한국대학교, 누리자동차, 시립도서관 등 나의 기관을 확인해보세요
(국내 대학 90% 이상 구독 중)
로그인 회원가입 고객센터 ENG
주제분류
인문학
인문학 일반 역사학 철학 종교학 어문학 기타 인문학
사회과학
사회과학 일반 경영학 관광학 교육학 군사학 문헌정보학 법학 사회학 신문방송학 심리과학 정치외교학 지리학 행정학 경제학 무역학 인류학 기타 사회과학
자연과학
자연과학 일반 물리학 생물학 생활과학 수학·통계학 천문학 지구과학 화학 기타 자연과학
공학
공학 일반 건축공학 기계공학 산업공학 재료·에너지공학 전기전자공학 조선해양공학 화학공학 컴퓨터학 기타공학
의약학
의학 일반 간호학 수의학 약학 한의학 기초의학 임상의학 기타 의약학
농수해양학
농수해양학 일반 농학 수산학 식품과학 임학 축산학 해상운송학 기타 농수해양학
예술체육학
예술 일반 디자인 미술 미용 사진 음악학 의상 체육 공연매체예술 기타 예술체육학
복합학
학제간연구 과학기술학 뇌인지과학 기술정책 기타 복합학

ENG

추천
검색
질문

논문 기본 정보

자료유형
학술저널
저자정보
Donghyeok Jeong (Hanyang University) Jinho Noh (Samsung electronics) Jisoo Lee (Samsung electronics) Changsik Yoo (Hanyang University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.4
발행연도
2018.8
수록면
468 - 474 (7page)
DOI
10.5573/JSTS.2018.18.4.468

이용수

표지
📌
연구주제
📖
연구배경
🔬
연구방법
🏆
연구결과
AI에게 요청하기
추천
검색
질문

초록· 키워드

오류제보하기
The tolerance of a continuous-time (CT) sigma-delta modulator (SDM) to the sampling clock jitter can be greatly improved by a self-resetting return-to-zero (SR-RZ) feedback digital-to-analog converter (DAC). The pulse width of the SR-RZ DAC output is adaptively determined so the desired amount of charge to be delivered to the loop filter regardless of the sampling clock jitter. Implemented in a 65-nm CMOS process, a third-order 20-kHz bandwidth (BW) CT-SDM with the proposed SR-RZ DAC has 87.4-dB peak signal-to-noise+distortion ratio (SNDR). The CT-SDM shows no performance degradation even with up to 5-% unit interval (UI) root-mean-square (RMS) clock jitter.
#Sigma-delta modulator (SDM) #continuous-time (CT) #analog-to-digital converter (ADC) #digital-to-analog converter (DAC) #loop filter #clock jitter #CMOS

목차

Abstract
I. INTRODUCTION
II. ARCHITECTURE AND IMPLEMENTATION
III. EXPERIMENTAL RESULTS
IV. CONCLUSIONS
REFERENCES

참고문헌 (18)

참고문헌 신청
M. Ortmanns, F. Gerfers, and Y. Manoli, “A continuous-time ΣΔ modulator with reduced sensitivity to clock jitter through SCR feedback,” Circuits and Systems-I, IEEE Transactions on, Vol. 52, No. 5, pp. 875-884, May., 2005. S. Yan and E. Sanchez-Sinencio, “A Continuous- Time ΣΔ Modulator with 88-dB dynamic range and 1.1-MHz signal bandwidth,” Solid-State Circuits, IEEE Journal of, Vol. 39, No. 1, pp. 75-86, Jan., 2004. J. G. Jo, J. Noh, and C. Yoo, “A 20-MHz bandwidth continuous-time sigma-delta modulator with jitter immunity improved full clock period SCR (FSCR) DAC and high-speed DWA,” Solid- State Circuits, IEEE Journal of, Vol. 46, No. 11, pp. 2469-2477, Nov., 2011. M. Anderson and L. Sundstrom, “Design and measurement of a CT ΔΣ ADC with switchedcapacitor switched-resistor feedback,” Solid-State Circuits, IEEE Journal of, Vol. 44, No. 2, pp. 473- 483, Feb., 2009. K. Reddy and S. Pavan, “Fundamental limitations of continuous-time delta-sigma modulator due to clock jitter.,” Circuits and Systems-I, IEEE Transactions on, Vol. 54, No. 10, pp. 2184-2195, Oct., 2007.

함께 읽어보면 좋을 논문

논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!

이 논문의 저자 정보

최근 본 자료

전체보기

댓글(0)

0

UCI(KEPA) : I410-ECN-0101-2018-569-003336473