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논문 기본 정보

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학술저널
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저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.23 No.2
발행연도
2023.4
수록면
98 - 111 (14page)
DOI
10.5573/JSTS.2023.23.2.98

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A low-power DRAM controller ASIC is proposed for point-to-point interconnects such as deep learning applications. The termination resistance of the DRAM controller is increased to 160 Ω and infinity during the write and read modes, respectively, to reduce power consumption with no transmission errors. Short-reach interconnects of 25 mm DQ/DQS lines are used to avoid signal integrity issues. The proposed DRAM controller is implemented in a 65 nm process with an active area of 1.64 mm², 16 DQ 8 Gb configuration, and a data rate of 800 Mbps per DQ pin. The DRAM interface using the proposed controller and a commercial DDR3 DRAM chip consumes 379 mW on average; this is 64% of the power with the default termination of the JEDEC standard. Derived equations for the TX and RX current of the DRAM interface reveals that the TX current of a clock signal is minimized when the time of flight of the PCB channel is integer multiples of the half period of the clock signal with large TX and RX terminations.

목차

Abstract
I. INTRODUCTION
II. POWER CONSUMPTION OF DDR3 DRAM INTERFACE SYSTEM
III. MEASUREMENT RESULTS
IV. APPLICATION TO LONG-REACH POINT-TO-POINT AND MULTI-DROP DRAM INTERFACE
V. CONCLUSIONS
REFERENCES

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