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김종한 (성균관대학교) 박종강 (스카이칩스) 김동균 (성균관대학교) 부영건 (성균관대학교) 이강윤 (성균관대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 추계학술대회 논문집
발행연도
2024.11
수록면
444 - 447 (4page)

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In this paper, we present a design that addresses the challenges of resource consumption and power efficiency encountered when floating-point operations from software models are implemented in hardware. By restricting the decimal precision of sequential divider and multiplier operations to 16 bits, we manage to reduce design complexity while preserving sufficient accuracy. This approach minimizes hardware resource usage, as well as power consumption and area. The proposed method has been implemented using a 55nm CMOS process, demonstrating a substantial increase in computational speed through parallel processing on hardware platforms like ASICs.

목차

Abstract
I. 서론
II. 본론
III. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌

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