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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 한국과학기술원 정보전자연구소 IDEC Journal of Integrated Circuits and Systems IDEC Journal of Integrated Circuits and Systems Vol.7 No.2
- 발행연도
- 2021.1
- 수록면
- 1 - 5 (5page)
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This paper presents a high harmonic suppression frequency tripler with an excellent output power flatness in 65nm CMOS process. In order to achieve a high first, second and forth harmonic suppression, the highly balanced different transformer is employed. The proposed tripler multiplies 7.5 - 9GHz to 22.5 - 27GHz with ±1.5-dB ripple. It suppresses the harmonic up to 40-dBc and consumes a DC power of 20 mW at a maximum operating point. The tripler occupies a 0.259 × 0.742 mm2.
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